6月2日，Mentor Graphics公司（纳斯达克代码：MENT）今天宣布即时推出 EZ-VIP 效率包。该效率包面向使用 Questa® Verification IP (QVIP) 的 ASIC 和 FPGA 验证团队，可将创建、实例化、配置和连接 QVIP 测试平台的时间缩短 5 倍以上，从而显著提高效率。这就意味着，验证团队可以将更多的时间花在 QVIP 上，以验证他们的设计在功能上是否正确。
 
EZ-VIP 包由 QVIP 配置软件、一个 VIP 调通服务包和一个全新的 EZ-VIP API 组成。其中，QVIP配置软件可针对 QVIP 库中的所有协议（包括 PCIe、AMBA、USB、以太网、MIPI 和内存协议）创建、实例化和配置 UVM 测试平台，这样可以避免手动编写这些测试平台时所造成的耗时且容易出错的概率。在许多验证项目中，要先创建一个复杂的端到端 UVM 验证基础架构，才能编写单个测试。此调通服务包充分利用了 Mentor® 协议的专业知识和经验，从而让项目团队可以从已经工作的、已连接的端到端工作测试平台开始。也就是说，验证团队可即时高效地进行编写测试。全新的 EZ-VIP API 提供可简单易用的激励、事务日志记录和延迟控制，因此，测试编写人员可以专注于测试行为，且不会因 UVM 的复杂性而延误。
 
Microsemi Corporation 逻辑验证与 ASIC 工程经理 Sundararajan Haran 表示，“使用 Mentor 的 QVIP 库后，我们一直保持着高效率。通过将 Mentor 企业验证平台中的其他工具（例如，Questa 便携式激励解决方案）与 VIP、验证管理和形式化解决方案相结合，我们能够对 SoC FPGA 产品系列中的不同配置进行快速验证。”
 
Questa VIP 库可向工程师提供标准 UVM SystemVerilog (SV) 组件，而这些元件使用的通用架构包括了所有支持的协议。因此可允许在一个验证团队内快速部署多个协议。测试计划、符合性测试、测试序列和协议覆盖范围都作为 SV 和 XML 源代码包含在内，从而允许简单复用、扩展和调试。Mentor VIP组件还包含一整套协议检查、错误注入和调试功能。
 
Mentor Graphics 设计验证技术部副总裁兼总经理 John Lenyo 表示，“验证 IP 是我们企业验证平台的关键部分，企业验证平台提供了从虚拟原型设计到模拟、仿真、FPGA 原型设计和硅片后调试的完整验证解决方案。使用 EZ-VIP 效率包意味着我们的客户可以快速、可靠地达成其验证目标。”