Mentor Graphics 宣布 AFS 平台、AFS Mega 和多个 Calibre® 产品已获得 TSMC 16FFC FinFET V1.0 以及 TSMC 7nm FinFET 最新的 DRM 和 SPICE 版本的工艺技术和参考流程的认证。此外，Mentor Graphics 还对 Calibre 产品进行了优化和扩展，从而可支持成熟制程上的全新的设计复杂度。
9月26日，Mentor Graphics公司（纳斯达克代码：MENT）今天宣布，将进一步增强和优化 Calibre® 平台和 Analog FastSPICE (AFS™) 平台中的各种产品，且 Taiwan Semiconductor Manufacturing Corporation (TSMC) 16FFC FinFET 和 7nm FinFET 工艺的进一步认证和参考流程已经圆满完成。另外，Calibre 产品已在增加既定 TSMC 工艺的基础上进行了扩展，从而可满足与日俱增的物联网 (IoT) 设计市场需求。
AFS 平台，包括 AFS Mega 仿真，已通过 TSMC 的 SPICE 仿真工具认证方案获得 16FFC FinFET 和 TSMC 7nm FinFET 工艺技术认证。AFS 平台支持 TSMC 设计平台，可用于移动设备、HPC、汽车以及 IoT/可穿戴设备。全球领先的半导体公司的模拟、混合信号和射频设计团队均将获益于使用 Analog FastSPICE 对 16FFC 和 7nm FinFET 技术中设计的芯片进行高效验证。
Mentor 的 Calibre xACT™ 提取产品现已获得 TSMC 16FFC FinFET 和 TSMC 7nm FinFET 工艺技术的认证。Calibre xACT 提取利用其内置确定性快速场解算器引擎来为三维 FinFET 器件和局部互连提供所需精度。其拥有的可扩展多处理功能可为大型尖端数字设计带来不小的冲击效果。此外，两家公司将继续就既定工艺节点进行提取协作，同时还会增加拐角变化测试示例和更为严格的标准，以确保能为 IoT 应用准备适合的工具。
Calibre PERC™ 可靠性平台也已获得提升，可确保 TSMC 7nm 的客户能够对全芯片进行点对点电阻检查。客户能够使用此项升级功能快速分析各个级别的互连稳健性（包括 IP、模块和全芯片），同时还可验证静电放电 (ESD) 电路上的低阻通路，以便于确保长期的芯片可靠性。同样，Calibre Multi-Patterning 功能已针对 7nm 设计进行加强，包括新型分析、图表简化和可视化功能，此类功能对客户设计和调试这项全新的多重曝光技术来说至关重要。
最初为 20nm 设计而研发的 Calibre YieldEnhancer ECOFill 解决方案现已广泛应用于 TSMC 7nm 到 65nm 范围内的所有工艺节点。各个工艺节点的设计人员能够在更改初始设计时最大限度减少填充运行时间、管理分层填充以及尽可能地减少形状移除的情况。
另外，Mentor 的 Nitro-SoC P&R 平台同样也获得提升，可以满足高级 7nm 需求，例如叠层规划边界单元插入、通过布线堆叠、M1 布线和金属切割方法论、抽头单元插入与交换以及工程变更单流程方法论。此类 N7 功能的流程集成仍在认证中。16FFC 所需的工具功能已经通过 TSMC 验证，并且 Mentor 正着力使用 Sign-off 分析优化其系统数据。
“当今的芯片设计团队正着眼于不同的工艺节点以实施完整的解决方案，”Mentor Graphics Design-to-Silicon 事业部副总裁兼总经理 Joe Sawicki 表示。“通过与 TSMC 合作，Mentor 能够针对双方的共同客户提供不仅通过认证，而且还包含最新工具性能的解决方案，适用于其所选择的任何 TSMC 工艺节点。”
“TSMC 与 Mentor Graphics 之间的长期合作可确保两家公司都能够进行高效协同作业，从而针对各个工艺节点确定新挑战并研发创新性解决方案，”TSMC 设计基础架构营销部高级总监 Suk Lee 说道。“Mentor Analog FastSPICE 平台、 AFS Mega 和 Calibre xACT 工具完美地满足了 16FFC 和 7nm FinFET 技术在精确度和兼容性方面的要求。此项认证，加上 Calibre 平台快速精确的物理验证和对 7nm 至关重要的提取解决方案，可确保双方的共同客户能够使用已经获得最新工艺技术优化的 EDA 工具。”
相关报道：
Mentor Graphics 增强对 TSMC 7纳米工艺初期设计开发
和10纳米工艺量产的支援
（2016年3月24日讯） Mentor Graphics公司（纳斯达克代码：MENT）今天宣布，借由完成 TSMC 10 纳米 FinFET V1.0 认证，进一步增强和优化Calibre® 平台和 Analog FastSPICE™ (AFS) 平台。除此之外，Calibre 和 Analog FastSPICE 平台已可应用在基于TSMC 7 纳米 FinFET 工艺最新设计规则手册 (DRM) 和 SPICE 模型的初期设计开发和 IP 设计。
为协助共同客户能准备好使用先进工艺做设计，Mentor 为TSMC 10 纳米工艺改进物理验证工具，加速 Calibre nmDRC™ sign-off 工具的运行时间，使其优于去年初针对 10 纳米精确度进行认证时的工具运行时间。Calibre nmLVS™ 工具已可支持10纳米工艺中新的组件参数抽取，以获取更精准的 SPICE 模型和自热仿真。同时，Mentor 还提升了 Calibre xACT™ 解决方案的寄生参数精确度，并积极改善布局寄生参数抽取流程以满足 10 纳米技术的要求。
Calibre 平台还可帮助设计工程师提高设计可靠度和可制造性。在为 10 纳米工艺电阻和电流密度检查做了技术的改进后，现在 TSMC倚赖 Calibre PERC™ 可靠性验证解决方案做可靠度确认。在可制造性设计 (DFM) 方面，Mentor 添加了色彩感知填充和更精密的对齐和间距规则在 Calibre YieldEnhancer 工具的SmartFill 功能中。此外，Mentor 还优化了 Calibre DESIGNrev™协助芯片最后完工工具、Calibre RVE™ 结果查看器和 Calibre RealTime 界面，为设计工程师在多重曝光、版图布局与电路图 (LVS) 比较以及电气规则检查 (ERC) 及可靠性验证方面提供更容易整合和除错功能。
如今，Mentor 和 TSMC 携手合作，将 Calibre 平台的多样化功能应用至 7 纳米FinFET 工艺中。Calibre nmDRC 和 Calibre nmLVS 工具已通过客户早期设计的验证。TSMC 和 Mentor 正扩大 SmartFill 和 Calibre 多重曝光功能的使用功能，为 7 纳米的工艺需求提供技术支持。
为获得快速、准确的电路仿真，TSMC 认证AFS 平台，包含 AFS Mega 电路仿真器可用于TSMC 10 纳米 V1.0 工艺。AFS 平台还通过了最新版 7 纳米DRM和 SPICE 可用于早期设计开发。
为支持10 纳米工艺先进的设计规则，Mentor 增强了包括 Olympus-SoC™ 系统在内的布局布线平台，并且优化其结果能与sign-off 参数抽取和静态时序分析工具有相关性。这项优化也扩展至7 纳米工艺。
“我们将继续与 Mentor Graphics 合作，提供设计解决方案和服务于我们的共同客户，帮助他们在 7 纳米工艺设计方面获得成功，”TSMC 设计建构营销部资深处长 Suk Lee 说。“通过携手合作，我们能支持10 纳米设计实现量产。”
“现今杰出的 SoC 设计工程师要能掌握最先进的工艺，需要晶圆代工厂和 EDA 供货商两者之间的紧密合作，”Mentor Graphics Design to Silicon 事业部副总裁兼总经理 Joe Sawicki 表示。“对于 TSMC 在其未来的生态系统策略上能继续利用已经证明具有高质量、高性能和全面性的Mentor 平台，我们感到非常荣幸。”
Mentor Graphics 提供对 TSMC 集成扇出型
(Integrated Fan-Out InFO) 封装技术的支持
Calibre 和 Xpedition 平台的集成为InFO 设计应用提供协同验证解决方案
（2016年3月15日讯） Mentor Graphics公司（纳斯达克代码：MENT）今天发布了一款结合设计、版图布局和验证的解决方案，为TSMC集成扇出型 (InFO) 晶圆级封装技术的设计应用提供支持。该解决方案包含 Calibre® nmDRC 物理验证产品、Calibre RVE™ 结果查看平台和Xpedition® Package Integrator 流程。它让共同客户能够将TSMC InFO技术独特的扇出层级结构和互连运用于如移动﹑消费类等对成本敏感的产品中。
现今高阶的单芯片系统 (SoC) 技术和封装要求之间的相互影响推动了 IC 和封装设计环境之间协同验证的需求。Xpedition Package Integrator流程将作为Mentor 支持TSMC独特InFO 设计要求的平台，它集成其他 Mentor 解决方案（首先实现于集成 Calibre nmDRC 和 Calibre RVE）。
Mentor® 解决方案允许 IC 和封装设计工程师直接透过集成于 Xpedition Package Integrator 流程中 Calibre nmDRC 工具查看和交互追踪结果，以验证 TSMC InFO 互连结构。由于此流程是借由已经验证Calibre RVE 工具的集成，它具有自动化 sign-off 功能，能更轻松地改正 Calibre nmDRC 产品显示的任何问题，并简化未来特性和功能的增加过程。
IC 设计工程师已广泛采用 Calibre nmDRC 工具作为多代工艺(Multiple-process) sign-off 解决方案。通过与 Xpedition Package Integrator 集成，如今他们可以在执行协同验证时与封装开发人员看到相同的视图。
“我们致力于借由提供一个利用成熟EDA设计工具的设计方法，让客户轻松采纳我们的解决方案，”TSMC 设计建构营销部资深处长 Suk Lee 说道。“Mentor 和 TSMC 通过 Calibre 和 Xpedition 平台的集成，建立这 InFO 方法，并且将持续合作优化该解决方案。”
“将Calibre nmDRC技术与 Xpedition Package Integrator流程相集成是Mentor 支持TSMC InFO技术走出坚实的第一步，”Mentor Graphics Design to Silicon 事业部副总裁兼总经理 Joe Sawicki 说。“我们将继续与 TSMC 及其生态系统合作，借由建立更多功能的产品发展蓝图，在现有的基础上扩大合作，使 TSMC InFO的产品用户可以进一步加速产品上市时间。”
